Verilog基础

结构

结构描述

  • 数字电路的结构

行为描述

  • 数字电路的行为

时序逻辑

  • 时钟信号的逻辑,例如触发器计数器

组合逻辑

  • 没有时钟信号的逻辑,比如加法器比较器

语法

关键字

assign

  • 赋值

always

  1. 常见用法
always @ (A,B) A或B变化时
always @ (A or B) A或B或A和B都变化时

if/else

for/while

case

input/output/inout

forever

  • 表示无限循环

reg

  • 定义一个寄存器变量(时序变量), 并将其初始值设为0.

initial

  • initial语句只会被执行一次,而且只有在仿真开始时才会被执行.

操作符

<= 与 =

<>= =
非阻塞赋值 阻塞复制(在其他赋值语句后赋值)

#

用于指示参数化的值是以编译时常量的形式传递的

Licensed under CC BY-NC-SA 4.0
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